Intel
®
E7520 Memory Controller Hub (MCH) Datasheet 269
Ballout and Package Specifications
Table 7-2. MCH Ballout (Right Half – Top View)
16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1
VCCDDR
DDRB_DQ
[18]
DDRB_MA
[2]
VSS
DDRB_DQ
SP[12]
DDRB_DQ
SN[12]
VCCDDR
DDRB_DQ
[26]
DDRB_CB
[4]
VSS
DDRB_DQ
SN[17]
DDRB_CB
[6]
DDRB_
VREF
VCCDDR AN
DDRB_DQ
[22]
DDRB_DQ
[19]
VSS
DDRB_DQ
[29]
DDRB_DQ
[25]
VSS
DDRB_DQ
[30]
DDRB_DQ
[27]
VSS
DDRB_CB
[0]
DDRB_DQ
SP[17]
VSS
DDRB_CB
[2]
DDRA_
VREF
VSS AM
DDRB_DQ
[23]
VSS
DDRA_MA
[2]
DDRB_DQ
[28]
VCCDDR
DDRB_DQ
SN[3]
DDRB_DQ
[31]
VSS
DDRB_C
MDCLKN[
3]
DDRB_CB
[1]
VCCDDR
DDRB_CB
[7]
DDRB_CB
[3]
VSS
DDR_IMP
CRES
VCCDDR AL
VSS
DDRA_MA
[3]
DDRB_MA
[3]
VSS
DDRB_DQ
[24]
DDRB_DQ
SP[3]
VSS
DDRB_C
MDCLKP[
3]
DDRB_CB
[5]
VSS
DDRB_DQ
SN[8]
DDRB_DQ
SP[8]
VSS
DDRB_DQ
[36]
DDRB_DQ
[37]
DDR_SL
WCRES
AK
DDRA_MA
[4]
DDRA_DQ
[29]
VCCDDR
DDRA_DQ
SN[12]
DDRA_C
MDCLKN[
1]
VSS
DDRA_
CB[4]
DDRA_
CB[0]
VCCDDR
DDRA_DQ
SN[17]
DDRB_C
MDCLKN[
0]
VSS
DDRB_DQ
[33]
DDRB_DQ
[32]
VSS
DDRB_DQ
SP[13]
AJ
DDRB_MA
[5]
VSS
DDRA_DQ
SP[12]
DDRA_C
MDCLKP[
2]
VSS
DDRA_C
MDCLKP[
1]
DDRA_
CB[5]
VSS
DDRA_DQ
SP[17]
DDRB_C
MDCLKP[
0]
DDRB_C
MDCLKP[
1]
DDRA_MA
[0]
DDRA_DQ
[32]
VCCDDR
DDRB_DQ
SN[4]
DDRB_DQ
SN[13]
AH
VCCDDR
DDRA_DQ
SN[3]
DDRA_DQ
SP[3]
VSS
DDRA_C
MDCLKN[
2]
DDRA_
CB[1]
VCCDDR
DDRA_DQ
SN[8]
DDRB_C
MDCLKP[
2]
VSS
DDRB_C
MDCLKN[
1]
DDRA_DQ
[33]
VSS
DDRB_DQ
[38]
DDRB_DQ
SP[4]
VSS AG
DDRA_DQ
[24]
DDRA_DQ
[25]
VSS
DDRA_C
MDCLKP[
0]
DDRA_C
MDCLKN[
0]
VSS
DDRA_
CB[6]
DDRA_DQ
SP[8]
VSS
DDRB_MA
[0]
DDRA_
BA[1]
VCCDDR
DDRB_DQ
[35]
DDRB_DQ
[39]
VSS
DDRB_DQ
[34]
AF
DDRA_DQ
[30]
VSS
DDRB_MA
[1]
DDRA_DQ
[26]
VCCDDR
DDRA_
CB[2]
DDRA_
CB[7]
VSS
DDRB_C
MDCLKN[
2]
DDRB_BA
[1]
VSS
DDRA_DQ
[38]
DDRA_MA
[10]
VSS
DDRRES
[1]
DDRRES
[2]
AE
VSS
DDRB_MA
[4]
DDRA_MA
[1]
VSS
DDRA_DQ
[27]
DDRA_
CB[3]
VSS
DDRA_C
MDCLKN[
3]
DDRA_DQ
SP[13]
VCCDDR
DDRA_DQ
SN[4]
DDRA_DQ
[39]
VSS
DDRB_DQ
[45]
DDRB_DQ
[44]
VCCDDR AD
VSS VCCDDR VSS VCCDDR VSS VCCDDR
DDRA_C
MDCLKP[
3]
DDR_
CRES0
VSS
DDRA_DQ
SN[13]
DDRA_DQ
SP[4]
VSS
DDRB_MA
[10]
DDRB_DQ
[40]
VSS
DDRB_DQ
[41]
AC
VCCDDR VSS VCCDDR VSS VCCDDR VSS
DDRA_DQ
[36]
VCCDDR
DDRA_DQ
[34]
DDRA_DQ
[35]
VSS
DDRA_
BA[0]
DDRB_DQ
SN[5]
VCCDDR
DDRB_DQ
SP[14]
DDRB_DQ
SN[14]
AB
VSS VCC VSS VCC VSS VCCDDR VSS
DDRA_DQ
[37]
DDRB_BA
[0]
VSS
DDRA_
RAS#
DDRA_DQ
[41]
VSS
DDRB_DQ
SP[5]
DDRB_DQ
[46]
VSS AA
VCC VSS VCC VSS VCCDDR VSS
DDRA_
WE#
DDRB_
RAS#
VSS
DDRA_DQ
SP[14]
DDRA_DQ
SN[14]
VCCDDR
DDRB_DQ
[43]
DDRB_DQ
[42]
VSS
DDRB_DQ
[47]
Y
VSS VCC VSS VCC VSS VCCDDR
DDRA_DQ
[44]
VSS
DDRA_
CAS#
DDRA_DQ
SP[5]
VSS
DDRA_DQ
[46]
DDRB_
WE#
VSS
DDRA_CS
[0]#
DDRB_
CAS#
W
VCC VSS VCC VSS VCCDDR VSS VSS
DDRB_CS
[0]#
DDRA_DQ
SN[5]
VCCDDR
DDRA_DQ
[42]
DDRA_DQ
[47]
VSS
DDRA_CS
[1]#
DDRB_CS
[1]#
VCCDDR V
VSS VCC VSS VCC VSS VCCDDR
DDRA_DQ
[45]
DDRA_DQ
[40]
VSS
DDRA_DQ
[43]
DDRA_MA
[13]
VSS
DDRB_MA
[13]
DDRB_DQ
[52]
VSS
DDRB_DQ
[53]
U
VCC VSS VCC VSS VCCDDR VSS
DDRA_CS
[3]#
VCCDDR
DDRA_CS
[2]#
DDRB_CS
[2]#
VSS
DDRA_DQ
[53]
DDRB_DQ
[48]
VCCDDR
DDRB_DQ
SP[15]
DDRB_DQ
[49]
T
VSS VCC VSS VCC VSS VCCDDR
RESERVE
D
RESERVE
D
RESERVE
D
VSS
DDRA_DQ
[48]
DDRA_DQ
[49]
VSS
DDRB_DQ
SN[15]
DDRB_DQ
SN[6]
VSS R
VCC VSS VCC VSS VCCDDR VSS
DDRA_DQ
SP[15]
DDRA_DQ
[52]
VSS
DDRA_DQ
SN[6]
DDRB_CS
[3]#
VCCDDR
DDRB_DQ
[55]
DDRB_DQ
[54]
VSS
DDRB_DQ
SP[6]
P
VSS VCC VSS VCC VSS VCCDDR
DDRA_DQ
SN[15]
VSS
DDRA_DQ
[54]
DDRA_DQ
SP[6]
VSS
DDRA_CS
[4]#
DDRB_CS
[4]#
VSS
DDRB_DQ
[51]
DDRB_DQ
[50]
N
VTT VSS VTT VSS VCC VSS VSS
DDRA_DQ
[55]
RESERVE
D
VCCDDR
DDRB_CS
[6]#
DDRA_CS
[5]#
VSS
DDRA_CS
[6]#
DDRB_CS
[5]#
VCCDDR M
VSS VTT VSS VTT TEST# DEBUG[6]
DDRA_DQ
[61]
DDRA_DQ
[60]
VSS
DDRA_DQ
[50]
DDRA_DQ
[51]
VSS
DDRA_CS
[7]#
DDRB_CS
[7]#
VSS
DDRB_DQ
[60]
L
HD[28]# VSS HD[31]# HD[46]# VSS HCLKINP
DDRA_DQ
[59]
VCC
DDRA_DQ
[58]
DDRA_DQ
[62]
VSS
DDRA_DQ
[56]
DDRB_DQ
[61]
VCCDDR
DDRB_DQ
[56]
DDRB_DQ
[57]
K
VTT
HDSTBP
[1]#
HD[24]# VTT HD[44]# HCLKINN VSS TRST# DEBUG[0] VSS
DDRA_DQ
SP[16]
DDRA_DQ
[57]
VSS
DDRB_DQ
SP[16]
DDRB_DQ
SN[16]
VSS J
HD[29]#
HDSTBN
[1]#
VSS HD[34]# HD[47]# VSS HD[42]# DEBUG[3] VSS
DDRA_DQ
[63]
DDRA_DQ
SN[16]
VCCDDR
DDRA_DQ
SPPN[7]
DDRB_DQ
SP[7]
VSS
DDRB_DQ
SN[7]
H
HD[27]# VSS HD[30]# HD[36]# VSS HD[45]# HD[40]# VSS DEBUG[2] DEBUG[1] TDO TDI
DDRA_DQ
SPP[7]
VSS
DDRB_DQ
[63]
DDRB_DQ
[62]
G
VSS HD[26]# HD[25]# VSS HD[39]# HD[35]# VSS DBI[2]# HD[43]# VSS
VCCA_CO
RE
VSSA_CO
RE
VSS TMS
DDRB_DQ
[58]
VCCDDR F
HD[22]# DBI[1]# VTT
HDVREF[
1]
HD[32]# VTT
HDSTBP[2
]#
HD[38]# VTT HD[56]#
EXP_HPI
NTR#
VSS
VCCA_DD
R
PWRGD VSS
DDRB_DQ
[59]
E
DBI[0]# VSS HD[13]#
HDVREF[
0]
VSS HD[37]#
HDSTBN[
2]#
VSS HD[41]# HD[62]# VSS HD[60]# SMBDATA DEBUG[5] TCK DEBUG[7] D
VSS
HDSTBP
[0]#
HD[2]# VSS HD[14]# HD[33]# VSS HD[51]# HD[53]# VSS HD[61]# HD[63]# VSS SMBCLK RSTIN# VSS C
HD[5]#
HDSTBN
[0]#
VSS HD[10]# HD[15]# VSS HD[48]# HD[52]# VSS HD[55]# HD[54]# VSS HD[57]# HD[59]# DEBUG[4] B
HD[9]# VTT HD[11]# HD[12]# VTT HD[50]# HD[49]# VTT
HDSTBN[
3]#
HDSTBP[3
]#
VTT DBI[3]# HD[58]# VTT
A
16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1