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AD1934

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型号: AD1934
PDF文件:
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功能描述: 8-Channel DAC with PLL, 192 kHz, 24 Bits
PDF文件大小: 527.6 Kbytes
PDF页数: 共28页
制造商: AD[Analog Devices]
制造商LOGO: AD[Analog Devices] LOGO
制造商网址: http://www.analog.com
捡单宝AD1934
PDF页面索引
120%
AD1934
Rev. 0 | Page 6 of 28
DIGITAL FILTERS
Table 6.
Parameter Mode Factor Min Typ Max Unit
DAC INTERPOLATION FILTER
Pass Band 48 kHz mode, typ @ 48 kHz 0.4535 f
S
22 kHz
96 kHz mode, typ @ 96 kHz 0.3646 f
S
35 kHz
192 kHz mode, typ @ 192 kHz 0.3646 f
S
70 kHz
Pass-Band Ripple 48 kHz mode, typ @ 48 kHz ±0.01 dB
96 kHz mode, typ @ 96 kHz ±0.05 dB
192 kHz mode, typ @ 192 kHz ±0.1 dB
Transition Band 48 kHz mode, typ @ 48 kHz 0.5 f
S
24 kHz
96 kHz mode, typ @ 96 kHz 0.5 f
S
48 kHz
192 kHz mode, typ @ 192 kHz 0.5 f
S
96 kHz
Stop Band 48 kHz mode, typ @ 48 kHz 0.5465 f
S
26 kHz
96 kHz mode, typ @ 96 kHz 0.6354 f
S
61 kHz
192 kHz mode, typ @ 192 kHz 0.6354 f
S
122 kHz
Stop-Band Attenuation 48 kHz mode, typ @ 48 kHz 70 dB
96 kHz mode, typ @ 96 kHz 70 dB
192 kHz mode, typ @ 192 kHz 70 dB
Group Delay 48 kHz mode, typ @ 48 kHz 25/f
S
521 μs
96 kHz mode, typ @ 96 kHz 11/f
S
115 μs
192 kHz mode, typ @ 192 kHz 8/f
S
42 μs
TIMING SPECIFICATIONS
−40°C < T
A
< +130°C, DVDD = 3.3 V ± 10%.
Table 7.
Parameter Condition Comments Min Max Unit
INPUT MASTER CLOCK (MCLK) AND RESET
t
MH
MCLK duty cycle
DAC clock source = PLL clock @ 256 f
S
, 384 f
S
,
512 f
S
, 768 f
S
40 60 %
t
MH
DAC clock source = direct MCLK @ 512 f
S
(bypass on-chip PLL)
40 60 %
f
MCLK
MCLK frequency PLL mode, 256 f
S
reference 6.9 13.8 MHz
f
MCLK
Direct 512 f
S
mode 27.6 MHz
t
PDR
RST low
15 ns
t
PDRR
RST recovery
Reset to active output 4096 t
MCLK
PLL
Lock Time MCLK and LRCLK input 10 ms
256 f
S
VCO Clock, Output Duty Cycle
MCLKO Pin
40 60 %
SPI PORT See Figure 9
t
CCH
CCLK high 35 ns
t
CCL
CCLK low 35 ns
f
CCLK
CCLK frequency f
CCLK
= 1/t
CCP
, only t
CCP
shown in Figure 9 10 MHz
t
CDS
CDATA setup To CCLK rising 10 ns
t
CDH
CDATA hold From CCLK rising 10 ns
t
CLS
CLATCH setup
To CCLK rising 10 ns
t
CLH
CLATCH hold
From CCLK falling 10 ns
t
CLHIGH
CLATCH high
Not shown in
Figure 9 10 ns
t
COE
COUT enable From CCLK falling 30 ns
t
COD
COUT delay From CCLK falling 30 ns
t
COH
COUT hold From CCLK falling, not shown in Figure 9 30 ns
t
COTS
COUT tri-state From CCLK falling 30 ns
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