66AK2L06
SPRS930 –APRIL 2015
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Table 8-7. Configuration Space Interconnect - Section 3 (continued)
SLAVES
MASTERS
QM_CFG1
QM_CFG2
Reserved
SEC_MGR_CFG
SM_CFG
SR_CFG(0-1)
Reserved
TBR_SYS_ARM
Reserved
TETB0_CFG
TETB1_CFG
TETB2_CFG
TIMER(0-19)_CFG
UART(0-1)_CFG
USB_MMR_CFG
USB_PHY_CFG
USIM_CFG
Reserved
CorePac3_CFG Y Y Y Y Y Y Y Y Y Y Y Y Y Y
DBG_DAP Y Y Y Y Y Y Y Y Y Y Y Y Y Y
EDMA0_CC_TR - - - - - - - - - - - - - -
EDMA0_TC0_RD - - - - - - - - - - - - - -
EDMA0_TC0_WR - - - - - - - - - - - - - -
EDMA0_TC1_RD - - - - - - - - - - - - - -
EDMA0_TC1_WR - - - - - - - - - - - - - -
EDMA1_CC_TR - - - - - - - - - - - - - -
EDMA1_TC0_RD 12 12 12 - 12 12 - - - 12 12 12 12 12
EDMA1_TC0_WR 12 12 12 - 12 12 - - - 12 12 12 12 12
EDMA1_TC1_RD - - - - - - 13 13 - - - - - -
EDMA1_TC1_WR - - - - - - - - - - - - - -
EDMA1_TC2_RD - - - - - - - - 14 - - - - -
EDMA1_TC2_WR - - - - - - - - - - - - - -
EDMA1_TC3_RD 12 12 12 - 12 12 - - - 12 12 12 12 12
EDMA1_TC3_WR 12 12 12 - 12 12 - - - 12 12 12 12 12
EDMA2_CC_TR - - - - - - - - - - - - - -
EDMA2_TC0_RD 12 12 12 - 12 12 - - - 12 12 12 12 12
EDMA2_TC0_WR 12 12 12 - 12 12 - - - 12 12 12 12 12
EDMA2_TC1_RD - - - - - - 13 13 - - - - - -
EDMA2_TC1_WR - - - - - - - - - - - - - -
EDMA2_TC2_RD 12 12 12 - 12 12 - - - 12 12 12 12 12
EDMA2_TC2_WR 12 12 12 - 12 12 - - - 12 12 12 12 12
EDMA2_TC3_RD - - - - - - - - 14 - - - - -
EDMA2_TC3_WR - - - - - - - - - - - - - -
FFTC_0 12 12 12 12 12 12 12 12 12 12 12 12 12 12
FFTC_1 12 12 12 12 12 12 12 12 12 12 12 12 12 12
MSMC_SYS Y Y Y Y Y Y Y Y Y Y Y Y Y Y
NETCP - - - - - - - - - - - - - -
PCIe_0_1 12 12 12 12 12 12 12 12 12 12 12 12 12 12
QM_Master1 - - - - - - - - - - - - - -
QM_Master2 - - - - - - - - - - - - - -
QM_SEC - - - - - 12 - - - - - 12 - -
Reserved
Reserved
Reserved
USB - - - - - 12 12 12 12 - - - - -
154 System Interconnect Copyright © 2015, Texas Instruments Incorporated
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