66AK2E05, 66AK2E02
SPRS865D –NOVEMBER 2012–REVISED MARCH 2015
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Table 8-3. Configuration Space Interconnect - Section 2 (continued)
SLAVES
MASTERS
DBG_CFG
DBG_TBR_SYS
DDR3_PHY_CFG
EDMA0_CC_CFG
EDMA0_TC(0-1)_CFG
EDMA1_CC_CFG
EDMA1_TC(0-3)_CFG
EDMA2_CC_CFG
EDMA2_TC(0-3)_CFG
EDMA3_CC_CFG
EDMA3_TC(0-1)_CFG
EDMA4_CC_CFG
EDMA4_TC(0-1)_CFG
GIC_CFG
GPIO_CFG
HYPERLINK0_SERDES_CFG
I2C(0-2)_CFG
MPU(0-14)_CFG
NETCP_CFG
NETCP_SERDES_CFG
OTP_CFG
PCIE0_SERDES_CFG
PCIE1_SERDES_CFG
PLL_CTL_CFG
PSC_CFG
QM_CFG1
EDMA2_TC0_RD 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12
EDMA2_TC0_WR 12 - 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12
EDMA2_TC1_RD - - - 13 13 13 13 13 13 13 13 13 13 - - - - - - - - - - - - -
EDMA2_TC1_WR - - - 13 13 13 13 13 13 13 13 13 13 - - - - - - - - - - - - -
EDMA2_TC2_RD 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12
EDMA2_TC2_WR 12 - 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12
EDMA2_TC3_RD - - - 14 14 14 14 14 14 14 14 14 14 - - - - - - - - - - - - -
EDMA2_TC3_WR - - - 14 14 14 14 14 14 14 14 14 14 - - - - - - - - - - - - -
EDMA3_CC_TR - - - - - - - - - - - - - - - - - - - - - - - - - -
EDMA3_TC0_RD 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13
EDMA3_TC0_WR 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13
EDMA3_TC1_RD - 14 - 14 14 14 14 14 14 14 14 14 14 - - - - - - - - - - - - -
EDMA3_TC1_WR - - - 14 14 14 14 14 14 14 14 14 14 - - - - - - - - - - - - -
EDMA4_CC_TR - - - - - - - - - - - - - - - - - - - - - - - - - -
EDMA4_TC0_RD - 12 - 12 12 12 12 12 12 12 12 12 12 - - - - - - - - - - - - -
EDMA4_TC0_WR - - - 12 12 12 12 12 12 12 12 12 12 - - - - - - - - - - - - -
EDMA4_TC1_RD - 12 - 12 12 12 12 12 12 12 12 12 12 - - - - - - - - - - - - -
EDMA4_TC1_WR - - - 12 12 12 12 12 12 12 12 12 12 - - - - - - - - - - - - -
HyperLink0_Master 12 - 12 12 12 12 12 12 12 12 12 12 12 - 12 12 12 12 12 12 12 12 12 12 12 12
MSMC_SYS Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
NETCP - - - - - - - - - - - - - - - - - - - - - - - - - -
PCIE0 12 12 12 12 12 12 12 12 12 12 12 12 12 - 12 12 12 12 12 12 12 12 12 12 12 12
PCIE1 12 12 12 12 12 12 12 12 12 12 12 12 12 - 12 12 12 12 12 12 12 12 12 12 12 12
QM_Master1 - - - 12 - 12 - 12 - 12 - 12 - - - - - - - - - - - - - -
QM_Master2 - - - 12 - 12 - 12 - 12 - 12 - - - - - - - - - - - - - -
QM_SEC - - - - - - - - - - - - - - - - - - 12 - - - - - - -
USB0 - 12 - - - - - - - - - - - - - - - - - - - - - - - -
USB1 - 12 - - - - - - - - - - - - - - - - - - - - - - - -
Table 8-4. Configuration Space Interconnect - Section 3
SLAVES
MASTERS
QM_CFG2
SR_CFG(0-1)
TBR_SYS_ARM
TETB0_CFG
TETB1_CFG
TETB2_CFG
TETB3_CFG
TETB4_CFG
TETB5_CFG
TETB6_CFG
TETB7_CFG
TIMER(0-19)_CFG
UART(0-1)_CFG
USB0_MMR_CFG
USB0_PHY_CFG
USB1_MMR_CFG
USB1_PHY_CFG
USIM_CFG
CorePac0_CFG Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
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